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FPGA関連用語集

  • FPGA

    • 正式名称: Field-Programmable Gate Array
    • 定義: ユーザーが内部構成を書き換えられるデジタル集積回路
    • 構造:
      • 論理ブロック（Logic Block / CLB）
      • 配線資源（Routing）
      • 入出力ブロック（I/O Block）
      • クロック制御回路
      • メモリブロック（BRAM）
      • DSPブロック
    • 材質:
      • 主にシリコン半導体
      • 内部にはMOSFETを使ったCMOS回路が集積されている

  • Vivado

    • 定義: AMD/Xilinx系FPGA・SoC向けの設計開発ツール
    • 機能:
      • HDLで書かれた回路の解析
      • 論理合成
      • 配置配線
      • タイミング検証
      • ビットストリーム生成
      • デバイス書き込み
    • 言語など:
      • Verilog-HDL
      • VHDL
      • IPコア
      • ブロックデザイン

  • Verilog-HDL

    • 正式名称: Verilog Hardware Description Language
    • 定義: デジタル回路の構造や動作を記述するためのハードウェア記述言語
    • 例:
      • 組み合わせ回路
      • 順序回路
      • レジスタ転送レベル（RTL）
      • テストベンチ
    • 構造:
      • module を基本単位として回路を定義する
      • 入力、出力、内部信号を記述する
      • always や assign などで動作を表す

  • VHDL

    • 正式名称: Very High Speed Integrated Circuit Hardware Description Language
    • 定義: デジタル回路を記述するためのハードウェア記述言語
    • 例:
      • RTL設計
      • 論理回路
      • 状態遷移
      • テストベンチ
    • 構造:
      • entity で入出力仕様を定義する
      • architecture で内部動作や構造を記述する
    • 特徴:
      • 型や記述が比較的厳密
      • 仕様を明確に表しやすい

  • ASIC

    • 正式名称: Application Specific Integrated Circuit
    • 定義: 特定用途向けに専用設計された集積回路
    • 構造:
      • 用途に合わせて固定された論理回路
      • 製造後に基本構造を変更することはできない
    • 材質・実体:
      • シリコン基板上にCMOS回路を集積して作られる
    • FPGAとの違い:
      • FPGAは書き換え可能だがASICは製造時に機能が固定

  • Xilinx（ザイリンクス）

    • 定義: FPGA分野で広く知られる半導体メーカー・ブランド名
    • 製品:
      • FPGA
      • SoC FPGA
      • 開発ツール
      • IPコア
    • 関連語:
      • Vivado
      • Zynq
      • Artix
      • Kintex
      • Virtex

  • SoC

    • 正式名称: System on a Chip
    • 定義: ひとつのチップ上に、システムを構成する複数機能をまとめて集積した回路
    • 例:
      • CPU
      • メモリ制御回路
      • 周辺インターフェース
      • 通信機能
      • GPU
      • アクセラレータ
    • 構造:
      • 単なる演算回路だけでなく、システム全体の主要機能を一体化している
    • 材質:
      • シリコン半導体上に複数の機能ブロックを集積する
    • 補足:
      • 組み込み機器やモバイル機器でよく使われる

  • HDL

    • 正式名称: Hardware Description Language
    • 定義: ハードウェアの構造や動作を記述するための言語
    • 代表例:
      • Verilog-HDL
      • VHDL
      • SystemVerilog
    • 用途:
      • 回路設計
      • シミュレーション
      • 合成対象の記述

  • RTL

    • 正式名称: Register Transfer Level
    • 定義: レジスタ間でデータがどのように移動し、どのタイミングで処理されるかを表す設計レベル
    • 内容:
      • クロックごとのデータ更新
      • レジスタ
      • 組み合わせ回路
      • 制御信号

  • ビットストリーム

    • 定義: FPGAへ内部構成を設定するためのデータ列
    • 役割:
      • 論理ブロックの設定
      • 配線の接続情報
      • 各種動作モードの指定